설계 신호 무결성, 멀티 기가헤르쯔 시대의 고충
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작성자 ATSRO 댓글 0건 조회 8,305회 작성일 19-10-11 13:44본문
데이터 전송속도가 멀티기가 헤르쯔 영역으로 치솟음에 따라 엔지니어는 신호 무결성을 처리할 수 있는 새로운 전략을 찾고 있다. 오느날 시스템이 6Gbps 시리얼 인터커넥트로 향해감에 따라 엔지니어는 기존의 방법을 사용해서는 더이상 디자인 하거나 테스트 할 수 없는 상당한 신호 손실 및 왜곡에 직면하게 되었습니다. 전격와 인터페이스 문제는 또 다른 문제점을 야기하며 이러한 문제점들은 점점더 악화되고 있습니다.
엔지니어는 5GHz에서 동작하는 PCIe2.0구현을 시작했고 8, 10, 12GHz를 다루는 PCIe3.0 표준에 대해서도 논의 중이다. fibre Channel 커뮤니티는 이미 8Gbps 버전을 작업중이며, IEEE는 100Gbps에 도달하는 차세대 이더넷을 연구하고 있습니다.
"한때 독립적이던 신호 무결성, 전력 무결성 및 EMC 가 이제는 복잡하게 얽혀 혼합되고 있다"고 SUN Microsystmes사의 SI스텝 엔지니어인 Istvan Novak씨가 말했다. DesignCon에서 두 패널의 좌장을 맏기도 했던 그는 "이것은 이제 분류해 내야 하는 하나의 거대한 덩어리가 되었다. 그러나 우리는 충분한 데이터를 갖추지 못했다."
"몇 해 전, Serdes 시리얼 트랜시버 칩이 출시되는 것을 보고, 쉽게 디자인할 수 있을 것이라고 생각했다"고 Mentor graphics사의 보드 부문 고속툴 설계자인 Ian Dodd씨는 말했다.
여지껏 설계해왔던 환경에서의 문제점이 재료및 전력공급 측면에서 많이 발생되었고 이러한 환경에서 칩 및 보드 제조업체는 신호 무결성에 대한 표준 접근법을 요구하고 있다. 표준은 PCIe, Fibere Channel, Infiniband 및 FBD(Fully Buffered DiMMs)과 같은 인터커넥트용 사양에서 작성된 개별적이며 때때로 불량한 SI 테스트 절차를 대체할수 있을것으로 보인다.
"현재는 각 표준에 따라 상이하게 처리될 뿐만 아니라 각 표준 그룹에 속한 업체들 마다 고유한 접근법을 가지고 있다"고 인텔사의 기업기술그룹신호 리서치맵의 매니저인 Bryan Casper씨가 말했다.
이로 인해 차후 정식적인 표준단체가 받아들일 수 있는 표준 구축을 위한 애드혹 그룹을 설립하자는 여론이 들끓고 있다고 HP사의 서버 그룹 펠로우인 Terry Morris씨 또한 거들었다. 이러한 필요성은 상당수가 중국에서 제조되는 메인스트림 보드에서 나타나고 있는 신호손실과 관련한 문제점들로 인해 발생하고 있다고 덧붙였다.
등화 기법은 간단히 칩제조사가 종종 자체적인 소프트웨어를 사용해 각자의 트랜스시버 모델을 만들어서 이것을 사용한 다른 업체가 모델링하는것을 못하게 하므로 이것을 모델링할수있겠금 표준된 라이브러리를 사용하는것을 말하고 전력감소 기법은 고속신호가 더작은 전력에서 동작할수있게 하는것인데 풀어쓰면, 엔지니어는 1mW/Gbps를 목표로 삼고 있다. Rambus사가 주장 하는 2mW/Gbps에서 I/O를 제공하는 기술은 새로운 기반을 닦을 것으로 기대되고 있습니다.
인텔사 엔지니어들은 10mW/Gbps에 도달하는 기술의 개발을 주장하고 있다.
PCIe 링크를 사용하는 메인스트림 PC는 보통 15~30mW/Gbps에서 I/O를 제공하고 있다.
Amphenol TCS사의 SI엔지니어인 Brian Kirk씨는 10Gbit 백플레인 이더넷용 IEEE 802.3ap표준에서 추론된 기법을 기반으로 한 20Gbps신호를 수용할 수 있는 백플레인을 선보였다. Amphenol 백플레인은 도금 스루홀 디자인및 혼선 감축을 위한 첨단의 차폐, 그리고 스큐를 보상하기 위한 차동 커넥터를 사용했다. 이 디자인은 SNR에서 24dB이하로 내려가지 않는 16층 FR4보드를 기반으로 한다. 이와는 별도로 LSI Logic사의 고속 Seredes팀을 이끌고 있는 수석 엔지니어 Cathy Ye Liu씨는 최대 25Gbps 데이터 속도의 당양한 시그널링 및 등가 계획 간의 트레이드 오프를 선보였다.
Serdes칩은 대체로 모든 새로운 공정노드에서 데이터 전송속도를 배가한다. 올해 65나노 기술이 가능해지면 45나노 노드의 25Gbit 트랜스시버와 함께 12Gbit Serdes의 새장을 열게 될것이라고 말했다. Liu 씨는 어떤 기술도 그 스스로는 달성할 수 없는 저전력과 고성능에서의 균형을 어기 위한 선형 및 결정 피드백 디바이스로부터 차용된 기술의 결합을 이용한 하이브리드 이퀄라이저에 대해 설명했는데 "신호 기술 관점에서 NRZ는 12Gbits속도 이하에서는 최상이지만 PAM4가 최대 25Gbits에 도달하는 데는 비록 완벽하지는 않을지라도 더 훌륭하다" 고 말하고 덧붙여 "혼선을 줄이기 위한 조치를 취해야 한다"고 말했다.
고속의 신호를 처리함에 있어 등화기법과 전력감소 기법이 둘다 필요하다고 생각하며 어느하나도 혼자 존재하면 이제는 문제가 발생하고 더이상 발전을 할수없다는것을 말해주는 현실이 아닌가 한다.
엔지니어는 5GHz에서 동작하는 PCIe2.0구현을 시작했고 8, 10, 12GHz를 다루는 PCIe3.0 표준에 대해서도 논의 중이다. fibre Channel 커뮤니티는 이미 8Gbps 버전을 작업중이며, IEEE는 100Gbps에 도달하는 차세대 이더넷을 연구하고 있습니다.
"한때 독립적이던 신호 무결성, 전력 무결성 및 EMC 가 이제는 복잡하게 얽혀 혼합되고 있다"고 SUN Microsystmes사의 SI스텝 엔지니어인 Istvan Novak씨가 말했다. DesignCon에서 두 패널의 좌장을 맏기도 했던 그는 "이것은 이제 분류해 내야 하는 하나의 거대한 덩어리가 되었다. 그러나 우리는 충분한 데이터를 갖추지 못했다."
"몇 해 전, Serdes 시리얼 트랜시버 칩이 출시되는 것을 보고, 쉽게 디자인할 수 있을 것이라고 생각했다"고 Mentor graphics사의 보드 부문 고속툴 설계자인 Ian Dodd씨는 말했다.
여지껏 설계해왔던 환경에서의 문제점이 재료및 전력공급 측면에서 많이 발생되었고 이러한 환경에서 칩 및 보드 제조업체는 신호 무결성에 대한 표준 접근법을 요구하고 있다. 표준은 PCIe, Fibere Channel, Infiniband 및 FBD(Fully Buffered DiMMs)과 같은 인터커넥트용 사양에서 작성된 개별적이며 때때로 불량한 SI 테스트 절차를 대체할수 있을것으로 보인다.
"현재는 각 표준에 따라 상이하게 처리될 뿐만 아니라 각 표준 그룹에 속한 업체들 마다 고유한 접근법을 가지고 있다"고 인텔사의 기업기술그룹신호 리서치맵의 매니저인 Bryan Casper씨가 말했다.
이로 인해 차후 정식적인 표준단체가 받아들일 수 있는 표준 구축을 위한 애드혹 그룹을 설립하자는 여론이 들끓고 있다고 HP사의 서버 그룹 펠로우인 Terry Morris씨 또한 거들었다. 이러한 필요성은 상당수가 중국에서 제조되는 메인스트림 보드에서 나타나고 있는 신호손실과 관련한 문제점들로 인해 발생하고 있다고 덧붙였다.
등화 기법은 간단히 칩제조사가 종종 자체적인 소프트웨어를 사용해 각자의 트랜스시버 모델을 만들어서 이것을 사용한 다른 업체가 모델링하는것을 못하게 하므로 이것을 모델링할수있겠금 표준된 라이브러리를 사용하는것을 말하고 전력감소 기법은 고속신호가 더작은 전력에서 동작할수있게 하는것인데 풀어쓰면, 엔지니어는 1mW/Gbps를 목표로 삼고 있다. Rambus사가 주장 하는 2mW/Gbps에서 I/O를 제공하는 기술은 새로운 기반을 닦을 것으로 기대되고 있습니다.
인텔사 엔지니어들은 10mW/Gbps에 도달하는 기술의 개발을 주장하고 있다.
PCIe 링크를 사용하는 메인스트림 PC는 보통 15~30mW/Gbps에서 I/O를 제공하고 있다.
Amphenol TCS사의 SI엔지니어인 Brian Kirk씨는 10Gbit 백플레인 이더넷용 IEEE 802.3ap표준에서 추론된 기법을 기반으로 한 20Gbps신호를 수용할 수 있는 백플레인을 선보였다. Amphenol 백플레인은 도금 스루홀 디자인및 혼선 감축을 위한 첨단의 차폐, 그리고 스큐를 보상하기 위한 차동 커넥터를 사용했다. 이 디자인은 SNR에서 24dB이하로 내려가지 않는 16층 FR4보드를 기반으로 한다. 이와는 별도로 LSI Logic사의 고속 Seredes팀을 이끌고 있는 수석 엔지니어 Cathy Ye Liu씨는 최대 25Gbps 데이터 속도의 당양한 시그널링 및 등가 계획 간의 트레이드 오프를 선보였다.
Serdes칩은 대체로 모든 새로운 공정노드에서 데이터 전송속도를 배가한다. 올해 65나노 기술이 가능해지면 45나노 노드의 25Gbit 트랜스시버와 함께 12Gbit Serdes의 새장을 열게 될것이라고 말했다. Liu 씨는 어떤 기술도 그 스스로는 달성할 수 없는 저전력과 고성능에서의 균형을 어기 위한 선형 및 결정 피드백 디바이스로부터 차용된 기술의 결합을 이용한 하이브리드 이퀄라이저에 대해 설명했는데 "신호 기술 관점에서 NRZ는 12Gbits속도 이하에서는 최상이지만 PAM4가 최대 25Gbits에 도달하는 데는 비록 완벽하지는 않을지라도 더 훌륭하다" 고 말하고 덧붙여 "혼선을 줄이기 위한 조치를 취해야 한다"고 말했다.
고속의 신호를 처리함에 있어 등화기법과 전력감소 기법이 둘다 필요하다고 생각하며 어느하나도 혼자 존재하면 이제는 문제가 발생하고 더이상 발전을 할수없다는것을 말해주는 현실이 아닌가 한다.